Skocz do zawartości

agamor

Użytkownicy
  • Zawartość

    22
  • Rejestracja

  • Ostatnio

  • Wygrane dni

    1

agamor wygrał w ostatnim dniu 13 maja 2018

agamor ma najbardziej lubianą zawartość!

Reputacja

3 Neutralna

O agamor

  • Ranga
    2/10

Informacje

  • Płeć
    Kobieta

Ostatnio na profilu byli

Blok z ostatnio odwiedzającymi jest wyłączony i nie jest wyświetlany innym użytkownikom.

  1. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity sevseg is Port ( clk : in STD_LOGIC; led_seg : out STD_LOGIC_VECTOR (6 downto 0); led_out : out STD_LOGIC_vector (7 downto 0); dp : out std_logic ); end sevseg; architecture Behavioral of sevseg is signal digit : std_logic_vector (3 downto 0); signal counter :std_logic_vector (25 downto 0); begin process(clk) begin if rising_edge(clk) then if counter = 0 then digit <= digit +1; end if; counter <= counter +1; end if; end process; with digit select led_seg <= not "1111110" when "0000", not "0110000" when "0001", not "1101101" when "0010", not "1111001" when "0011", not "0110011" when "0100", not "1011011" when "0101", not "1011111" when "0110", not "1110000" when "0111", not "1111111" when "1000", not "1111011" when "1001", not "1110111" when "1010", not "0011111" when "1011", not "1001110" when "1100", not "0111101" when "1101", not "1001111" when "1110", not "1000111" when others; led_out <= "01111111"; dp <= '1'; end Behavioral; ok, dzieki. U mnie to zadzialalo tak.
  2. Czesc, Pytanie do Elvisa. Co miales na mysli przy zmiennej wyjsciowej led_enable? pozdr
  3. :-> mysle ze nic zlego nie napisalam. dobrze, mam tutaj przyklad, napisalam go z internetu (nie sama), zeby bylo jasne w entity nie wiem czy dobrze rozumiem clkin-wejscie zegara reset-reset exin-? clkout - wyjscie zegara msg- wyjscie danych? synteza przechodzi ok, ale nie jestem w stanie zdefiniowac pinow. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity wtch is Port ( clkin : in STD_LOGIC; reset : in STD_LOGIC; exin : in STD_LOGIC; clkout :out STD_LOGIC; msg : out STD_LOGIC); end wtch; architecture Behavioral of wtch is signal toggle: std_logic :='0'; signal xu: std_logic_vector(22 downto 0); begin process (clkin, reset, exin) begin if reset ='1' then xu <=(others =>'0'); clkout <='1'; elsif rising_edge (clkin) then xu <= xu +1; if exin ='1' then xu <= (others =>'0'); msg <='0';--Resetting der Ausgabe(Resetowanie problemu) end if; if exin = '0' and xu ="11111111111111111111111" then msg <='1';-- Setzen Sie den Interrupt(ustawic przerwanie) end if; if(xu = "11111111111111111111111" ) then toggle <= not toggle;--um den Clark zu verlassen(do wyczszczenia clk) xu <=(others =>'0'); end if; end if; end process; end Behavioral; ]
  4. Dzien dobry, mi rowniez jest przykro, ze od poczatku ciagnie Pan ze mnie lacha tak jak teraz, moze dlatego ze jestem dziewczyna, a moze dlatego ze jestem poczatkujaca. Nie spodziewam sie od Pana pomocy, chcialam poprostu wskazowki gdzie moge zaczac, jakich iformacji szukac. Plytka, ktora posiadam to Nexys 4 z procesorem Artix 7. Napisalam na forum ulkadow programowalnych, poniewaz chce napisac program w VHDL, czyli tak jak Pan napisal poprzednio laczenie np. bramkami, mutipleksery. Mysle ze to bedzie program gdzie odliczanie czasu moze byc przedstawione na wyswietlaczu (7 segdisp), okreslony przycisk restart. dziekuje za informacjie a scczegolnosci FlyingDutch, skozyskam na pewno z literatury. dziekuje, pozdrawiam
  5. dziekuje wszystkim za wpisy, metoda dzialania jest dla mnie juz zrozumiala. Teraz chcialabym napisac program, jest duzo przykladow w internecie tak jak napisaliscie, lecz nie do konca je rozumem. dziekuje, pozdrawiam
  6. Dzien Dobry, chce przeanalizowac taki uklad zabezpieczajacy system mikroprocesorowy, gdy jest w "stanie zawieszenia". Tak jestem poczatkujaca i ciezko mi jest to wszystko zrozumiec. Tak jak napisalam przerobilam kurs na fortbot, wiem ze jest to nie wiele. Nie chce zgapiac gotowych programow, dlatego wystapilam z zapytaniem od czego zaczac. pozdrawiam
  7. Dzein Dobry, Czy ktos z Panstwa przerabial "watchdog"? Przerobilam zaledwie kurs na Fortbot, i nie wiem jak sie do tego zabrac. Znalazlam na stronie github gotowe rozpisanie https://github.com/alamm001/VHDL, ale wolalabym sama wiedziec o co chodzi dokladnie. Radza Panstwo kupic jakos ksiazke?, czy moze ktos udziela kursow przez internet? Od czego zaczac? dziekuje, pozdrawiam
  8. Witam, rejestry przesuwne i sumatory, jasno napisane przyklady. Dla poczatkujacych bardzo przydatne pozdrawiam Rej_sum.ppt
  9. Chętnie przeanalizuje twój przykład. Dziękuje za wytłumaczenie Pozdrawiam
  10. super teraz beda wiadziala dziekuje a jeszcze chcialam sie zapytac, czemu tak naprawde musi byc tam ta 1-ka a nie 0?
  11. Czesc, rzeczwiscie program zadzialal bez zarzutow. Przepraszam nie zrozumialam z tym wklejaniem ale teraz juz ok. dziekuje library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity schiebenlinks is Port ( clk : in STD_LOGIC; led : out STD_LOGIC_VECTOR (15 downto 0)); end schiebenlinks; architecture Behavioral of schiebenlinks is signal schiebenlinks :STD_LOGIC_VECTOR (15 downto 0):= B"0000000000000001"; constant counter_limit :integer:= 100000000; signal counter :STD_LOGIC_VECTOR (127 downto 0); begin zahlen_schieben : process (CLK) begin if rising_edge (CLK) then if (counter = counter_limit) then counter <= (others =>'0'); schiebenlinks <= schiebenlinks(0) & schiebenlinks(15 downto 1); else counter <= counter +1; end if; end if; end process zahlen_schieben; led <= schiebenlinks; end Behavioral;
  12. niestety bledy sa takie same przy liczbie binarnej. Nie jestem pewna czy dobrze wpisalam liczby np. 100MHz to maksymalna wartosc licznika 100 000 000 powinno byc dobrze. Teraz nie wiem sygnal licznika napisalam 128 bitow a w kursie jest 25 bitow jest tez napisane ze 25 bitow odpowiada wartosci 33 mln. Moze wlasciwie gdzies tutaj jest blad. dziekuje za pomoc
  13. dziekuje za odpowiedz, jednak znowu cos jest nie tak pozdrawiam
  14. Witam, Analizuje jeszcze raz kurs FPGA na Forbot, wrocilam do rejestru przesuwnego, chcialam zmienic ten program aby diody przesuwaly sie w lewo oraz aby wykorzystane zostaly dwa bajty poniewaz na mojej pytce jest 16 bitow. Niestety nie udaje mi sie to. Czy moze ktos z czytelnikow podac jakies wskazowki co jest zle? dziekuje i pozdrawiam
×
×
  • Utwórz nowe...