Skocz do zawartości

monsiw

Użytkownicy
  • Zawartość

    37
  • Rejestracja

  • Ostatnio

  • Wygrane dni

    1

Wszystko napisane przez monsiw

  1. @piotr96 Mam jeszcze takie pytanie dodałam w kodzie wybór pomiędzy przerzutnikiem D, a JK, który realizuje taką trajektorię 1->5->3->6->7->1, ale rezultat się nie zgadza z tym co jest wyświetlane. Nie wiem czy to funkcje wzbudzeń źle wyznaczyłam czy błąd tkwi w kodzie. Oto ten fragment: elsif DPSwitch(0)='1' and DPSwitch(1)='0' then J(2) <= '1'; J(1) <= qn(2); J(0) <= '1'; K(2) <= qn(0); K(1) <= qn(2) or qn(0); K(0) <= (not qn(2)) or qn(1); led_enable <= not "100"; if (J(0)='0' and K(0)='0') then
  2. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity main is Port( clk : in STD_LOGIC; led_segment : out std_logic_vector(7 downto 0) := (others => '0'); led_enable : out std_logic_vector(2 downto 0) := (others => '0') ); end main; architecture Behavioral of main is signal D : std_logic_vector(2 downto 0) := (others => '0'); signal counter : std_logic_vector(0 to 22); begin process (clk) is begin if rising_edge(clk) then if counter = 0 then D(2) <= D(2) xor D(1); D(1) <= D(0) or ((not D(2)) and (no
  3. @Elvis Myślałam nad zrobieniem licznika na podstawie przerzutników D. Trajektoria jest taka: 0->2->4->5->6->0 i wówczas przerzutniki mają takie równania DA=QA'*QB+QA*QB'; DB=QC+QA'*QB'; DC=QA*QB'*QC' library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity main is Port( clk : in STD_LOGIC; led_segment : out std_logic_vector(7 downto 0);--czy te potrzebne jak sa w display? led_enable : out std_logic_vector(2 downto 0) ); end main; architecture Behavioral of main is variable Q : std_logic_vector(2 downto 0):="000";
  4. https://www.sunrom.com/p/rs485-ttl-module Jak mam taki moduł gdzie zamiast RSE jest RE i DE to użyć RE zamiast RSE czy DE też powinnam podłączyć? Działa mi samo "Receiving:" bez "Hello!..". Podpięłam RE do VCC, bo sprawdziłam, że wtedy odbieranie jest wyłączone (to po stronie elberta) @FlyingDutch
  5. Ok, czyli testy powinny być robione osobno do memory_array,read_pointer,write_pointer i signal? (Ten co jest w pliku do main jest zrobiony przeze mnie) when (pointer_result(4) or pointer_result(3))='1' else '0'; -> jak rozumieć tę komendę? (plik signal.vhd) we <= (not fifo_full) and wr; -> czy to jest wpisanie do wejścia zanegowanego wyniku z logicznego AND fifo_full i wr (write pointer?) ? (plik write_pointer)
  6. O co chodzi z fifo to wiem, bardziej chodziło o kod w VHDL. Tam jest wiele mapowań przez co można się pogubić - kod załączyłam w poście głównym
  7. Cześć, Wiem na czym polega koncepcja FIFO, ale tak patrząc na kod ciężko mi połączyć wszystko w spójną całość, tak żeby sensownie przeanalizować symulację. Nie można też pobrać kodu ze strony, więc robiłam kopiuj wklej(+jakieś moje uwagi), który dodam jako załącznik. Dzięki za pomoc FIFO_memory.rar
  8. Ja właśnie próbowałam poprzez przejście w windowsie do Project->second screen only i nic nie pokazało. A jeżeli użyć DVI->HDMI to rozumiem, że by to wygłądało tak, że kabel od FPGA do przejściówki VGA-DVI podłączyć, a ją z kolei do przejściówki DVI-HDMI?
  9. A takie pytanie, jest możliwość wyświetlić obraz na ekranie laptopa przez przejściówkę VGA-HDMI?
  10. @TrekerDzięki, właśnie znalazłam później na forum rozwiązanie, ale nie widzę opcji usuwania komentarzy
  11. Cześć, mam problem z zainstalowanie ISE Design. Teraz trochę to inaczej wygląda, jest osobna wersja 14.7 dla Windows 10, a po zainstalowaniu tego co jest dostępne wszystko otwiera mi się w wirtualnej maszynie. Mam Xiling Platform Studio, Xiling Software Development kit, Analyzer, Project Navigator, iMPACT. Zastanawiałam się czy nie zainstalować wersji 14.6 dla wszystkich platform, czy wtedy można by korzystać bez VM?
×
×
  • Utwórz nowe...

Ważne informacje

Ta strona używa ciasteczek (cookies), dzięki którym może działać lepiej. Więcej na ten temat znajdziesz w Polityce Prywatności.