Skocz do zawartości

jackg

Użytkownicy
  • Zawartość

    3
  • Rejestracja

  • Ostatnio

Reputacja

0 Neutralna

O jackg

  • Ranga
    1/10
  1. Czy możliwe jest , że zadanie 7.3 to 15,4 (1 kanał) i 61,6% (4 kanały). Częstotliwość sterowania 20kHz czyli 0,00005s (czas jednego taktu sterowania czyli nasze 100% ) 7,7uS to 0,0000077s stąd powyższe moje wyniki, cały czas zastanawiam się czy 100% czasu procesora to jeden takt jego zegara sterującego?? Inaczej, sprawdźmy ile czasu zajmie wykonywanie przerwań w czasie 1s: wyliczmy: (dla 1kanału) 7,7x10^(-6) x 20^3 = 0,154s x100% = 15,4% x 4(kanały) = 61,6% czasu procesora. Oczywiście dla pełnego obrazu czasu trzeba by dodać czas obsługi przerwania pełnego okresu timera , który byłby podobny i przy 4 kanałach mogło by przekroczyć 100% obciążenia procesora i zamiast 20kH realnie by pracował timer wolniej.. strzelam jakieś 18kHz. To tylko moje głośne rozumowanie ale fajnie by ktoś potwierdził mnie że nie zmierzam do nikąd
  2. @TrekerNo tak w tej wersji kursu nie ale w wersji stdperiph już tak: Pytanie nr 1. , Pytanie nr 2. , Pytanie nr 3.
  3. Witam wszystkich. Widzę że kilka osób miało ten sam problem jak ja z zadaniem 6.1 a sam autor milczy na ten temat. Piszę bo wyliczyłem zgoła odmienny wynik niż tu mieli inni kursowicze mianowicie: korzystając z tego wzoru: Tconv = Sampling time + 12.5 cycles (RM 11.6) Pierwsza wersja kursu to 64MHz i dielnik 6 ADCCLK = 10.66 MHz = 0.093uS ADC_SampleTime = 71.5 cycles Tconv = 71.5 + 12.5 = 84 cycles fconv = 1/(84*0.093) = 0.128MHz = 128kHz. Wersja HAL to 8MHz i dzielnik 2 ADCCLK = 4MHz = 0.25uS ADC_SampleTime = 13.5 cycles Tconv = 13.5 + 12.5 = 26cycles fconv = 1/(26*0.25) = 0.153MHz = 153kHz @TrekerProszę o ocenę autora bo jak widać nasze wyniki są różne w każdym poście.
×
×
  • Utwórz nowe...