Cześć,
próbował może ktoś z użytkowników forum tworzyć własne moduły biblioteczne i pakować je jako "IP Core" w Xilinx Vivado? Chodzi mi głównie o tworzenie większych modułów z wykorzystaniem magistrali AXI (zarówno Stream, jak i Memory Mapped), bo raczej bez wykorzystania tej magistrali, nie da się za dużo zrobić w technologii Xilinx'a. Chodzi mi o tworzenie własnych "IP Core's" zarówno jako RTL (języki: VHDL i Verilog"), jak i za pomocą HLS (w języku C++). Możecie polecić jakieś dobre tutoriale związane z tym zagadnieniem?
Pozdrawiam