Fajne porównanie Verilog'a z VHDL'em

[FlyingDutch]

Cześć,

szukając pewnych informacji natrafiłem na "fajnie" napisane porównania języków do syntezy układów FPGA: Verilog i VHDL. Czytałem już kilka takich porównań, ale w tym artykule zwrócono uwagę na wiele szczegółów o których nie miałem pojęcia:

http://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html

Na tej samej stronie jest zamieszczonych wiele ciekawych projektów zarówno w Verilog'u jak i VHDL'u:

http://www.fpga4student.com/p/verilog-project.html

http://www.fpga4student.com/p/vhdl-project.html

Pozdrawiam

[JTyburski]

A i tak w praktyce sens ten sam, tylko składnia i możliwości zapisu inne ^^