Róznice w dostępie do portów pomiędzy M0 a M0+

[vp32]

Tak sobie czytam o różnicach pomiędzy dwoma rdzeniami, starszym M0 a nowszym M0+.

Podają że jednym z ulepszeń jest zmniejszenie czasu obsługi GPIO i dwóch do jednego cyklu zegarowego.

Ale to jest tylko takie ogólnikowe stwierdzenie. Czy spotkał się ktoś z Was z szerszym opisem tego.

Chciałbym zobaczyć jak to wygląda wewnętrznie z przebiegami.  W AVRach w każdej nocie katalogowej było pokazane na przebiegach zegarowych jak to działa. Nie mogę znaleźć czegoś podobnego w STM32. Widział ktoś taki opis?