Hudyvolt Napisano Kwiecień 3, 2011 Udostępnij Napisano Kwiecień 3, 2011 Datasheet głosi: By default, the successive approximation circuitry requires an input clock frequency between 50kHz and 200 kHz to get maximum resolution. If a lower resolution than 10 bits is needed, the input clock frequency to the ADC can be higher than 200 kHz to get a higher sample rate. jaka maksymalna częstotliwość może być przy 8-bitowym odczycie? Najmniejszy możliwy dzielnik to 2, przy 16 MHz daje 8MHz ADC, czy ma to jakiś niekorzystny wpływ na ADC czy będzie działał najszybciej ile może czy lepiej go ograniczyć jakimś wyższym dzielnikiem (np. 32 -> 500kHz lub 64 -> 250kHz)? Link do komentarza Share on other sites More sharing options...
GAndaLF Kwiecień 3, 2011 Udostępnij Kwiecień 3, 2011 Wydaje mi się, że te wskazówki z datasheeta dotyczące częstotliwości zegara ADC są spowodowane tym, że kondensator w układzie sample and hold przetwornika potrzebuje trochę czasu aby się naładować. Przy skróceniu tego czasu wartości mierzone napięcia pewnie będą błędne. Częstotliwości rzędu 250kHz prawdopodobnie nie będą tej dokładności za mocno nadwyrężać, ale przy kilku MHz jakieś bzdury będziesz odczytywać. Najlepiej by było dowiedzieć się dokładnie na drodze testów. Jeżeli chciał byś dokładnie przeanalizować problem to polecam poczytać o metodzie SAR (successive approximation) według której działają przetworniki w atmegach Link do komentarza Share on other sites More sharing options...
Pomocna odpowiedź
Bądź aktywny - zaloguj się lub utwórz konto!
Tylko zarejestrowani użytkownicy mogą komentować zawartość tej strony
Utwórz konto w ~20 sekund!
Zarejestruj nowe konto, to proste!
Zarejestruj się »Zaloguj się
Posiadasz własne konto? Użyj go!
Zaloguj się »