Skocz do zawartości

Budowa własnych modulów bibliotecznych "IP Core" w Xilinx Vivado


Pomocna odpowiedź

Cześć,

próbował może ktoś z użytkowników forum tworzyć własne moduły biblioteczne i pakować je jako "IP Core" w Xilinx Vivado? Chodzi mi głównie o tworzenie większych modułów z wykorzystaniem magistrali AXI (zarówno Stream, jak i Memory Mapped), bo raczej bez wykorzystania tej magistrali, nie da się za dużo zrobić w technologii Xilinx'a. Chodzi mi o tworzenie własnych "IP Core's" zarówno jako RTL (języki: VHDL i Verilog"), jak i za pomocą HLS (w języku C++). Możecie polecić jakieś dobre tutoriale związane z tym zagadnieniem?

Pozdrawiam

Edytowano przez FlyingDutch
Link to post
Share on other sites

Dołącz do dyskusji, napisz odpowiedź!

Jeśli masz już konto to zaloguj się teraz, aby opublikować wiadomość jako Ty. Możesz też napisać teraz i zarejestrować się później.
Uwaga: wgrywanie zdjęć i załączników dostępne jest po zalogowaniu!

Anonim
Dołącz do dyskusji! Kliknij i zacznij pisać...

×   Wklejony jako tekst z formatowaniem.   Przywróć formatowanie

  Dozwolonych jest tylko 75 emoji.

×   Twój link będzie automatycznie osadzony.   Wyświetlać jako link

×   Twoja poprzednia zawartość została przywrócona.   Wyczyść edytor

×   Nie możesz wkleić zdjęć bezpośrednio. Prześlij lub wstaw obrazy z adresu URL.

×
×
  • Utwórz nowe...

Ważne informacje

Ta strona używa ciasteczek (cookies), dzięki którym może działać lepiej. Więcej na ten temat znajdziesz w Polityce Prywatności.